Интернет-магазинИнтернет-магазин
| Начало | Новинки | Корзина |
  Главная » Каталог » Компьютерная литература » Компьютеры и программы » Компьютер и школа. И другая литература » Учебное пособие. Схемотехника и средства проектирования цифровых устройств. Амосов В.В.
Разделы
Бизнес (508)
Воспитание. Образование. (170)
Радиоэлектроника (79)
Каталоги (6)
Компьютерная литература (3224)
  Базы данных (100)
  Графика, дизайн, мультимедиа (322)
  Разработка программного обеспечения (57)
  Компьютерная безопасность. Хакерство (80)
  Компьютерные сети. Интранет, корпоративные сети (59)
  Компьютеры и программы (1052)
    Архитектура, аппаратные средства ПК (для специалистов). Разработка драйверов (66)
    Работа на компьютере для начинающих. Самоучители (98)
    Карманные компьютеры. Ноутбуки. Оргтехника (33)
    Компьютер и школа (47)
    Компьютер и школа. И другая литература (592)
    Компьютер для... (юриста, медика, секретаря, бухгалтера...) (75)
    Компьютерные игры (12)
    История компьютерной эры. Компьютеры (в целом) (1)
    Программы, утилиты (кроме Майкрософт) (47)
    Продукты Microsoft (2)
    Домашний ПК. Выбор, модернизация, устройство, периферия (36)
  Интернет и Web-страницы (326)
  Операционные системы (Windows, Linux...) (297)
  Основы программирования (40)
  MS Office. Офисные программы Майкрософт (188)
  Системы проектирования (CAD/CAM) (257)
  Сертификационные экзамены (6)
  Энциклопедии и словари по вычислительной технике, программированию, интернет (17)
  Цифровая фотография (36)
  Языки и системы программирования (387)
Кулинария (1)
Популярная психология (71)
Психология (132)
Психотерапия и психоанализ (15)
Полный список товаров
Издатели
Новинки Перейти
"ПРОДУКТЫ, ОБОРУДОВАНИЕ, ТАРА, УПАКОВКА  2009-2010»
"ПРОДУКТЫ, ОБОРУДОВАНИЕ, ТАРА, УПАКОВКА 2009-2010»
90.00 грн.
Реклама
Уважаемые посетители! Магазин работает в режиме виртуальной витрины. Прием заказов временно приостановлен.
Учебное пособие. Схемотехника и средства проектирования цифровых устройств. Амосов В.В. 116.40 грн.
Предыдущий товар Товар 309 из 592
категории Компьютер и школа. И другая литература
 Следующий товар
 
box_bg_l.gif.

Приводится описание схемотехники цифровых устройств. Основное внимание уделяется обучению разработке программно-аппаратных комплексов, содержащих процессор: написание поведенческих и структурных VHDL и Verilog HDL-моделей, их тестирование и функциональное тестирование выполнения программ. Описывается современный инструментарий разработчика. На примерах дается описание использования этого инструментария. Каждая глава содержит упражнения или лабораторные работы, позволяющие закрепить теоретический материал. Достоинством книги является сочетание теории и практики, что позволяет легко освоить этапы разработки программно-аппаратных комплексов, включая тестирование как аппаратной, так и программной составляющих.

560 стр.; формат 70*100 1/16; ISBN 978-5-9775-0018-0; 2008 г.; BHV-СПб.

 

Содержание

 

Введение 
ЧАСТЬ I. ТРАНЗИСТОРНАЯ СХЕМОТЕХНИКА. БАЗОВЫЕ СХЕМЫ СЕРИЙ ЭЛЕМЕНТОВ ЦИФРОВОЙ ТЕХНИКИ 

Глава 1. Основные понятия и методы анализа устройств транзисторной схемотехники

 
1.1. Стрелки в схемах электронных цепей 
1.2. Анализ цепи на основе системных и элементных законов 
1.2.1. Системные законы или законы Кирхгофа (операциональная формулировка), границы применимости 
1.2.2. Элементные законы — графические, математические модели компонентов цепи и модели в виде их схем замещения 
1.2.3. Усилители 
1.2.4. Анализ схем инвертора и усилительного каскада (УК) 
Упражнения 
Упражнение 1.1. Понятия и теоремы для анализа (расчета) транзисторных схем 
Определение идеальных элементов схем замещения 
Теоремы эквивалентных преобразований 
Задание 
Упражнение 1.2. Анализ транзисторных схем в квазистатике 
О коэффициентах усиления транзисторных схем по току, по напряжению, по мощности (KI, KU, KP) 
Формулы зависимостей между токами базы (Iб), коллектора (Iк) и эмиттера (Iэ) 
Задание 

Глава 2. Простейшие схемы аналоговой техники, элементы цифровой техники

 
2.1. Схемы аналоговой техники (УПТ и УПерТ) 
2.2. Схемы элементов цифровой техники (ЦТ) 
2.2.1. Квазистатический и динамический режимы работы 
2.2.2. Классификация элементов цифровой техники (ЦТ) 
2.2.3. Языки описания логических элементов 
Лабораторная работа. Исследование инвертора, усилителей постоянного и переменного токов на биполярном транзисторе. Работа с системой Design Center 
Работа с системой Design Center 
Программа работы 

Глава 3. Логики серий микросхем. Транзисторно-транзисторная логика (ТТЛ)

 
3.1. Логики серий микросхем 
3.2. Транзисторно-транзисторная логика 
3.2.1. Двухступенчатая логика ЛЭ ТТЛ 
3.2.2. Третье состояние ЛЭ ТТЛ 
3.2.3. ЛЭ ТТЛ с открытым коллектором 
Лабораторная работа. Исследование базовой схемы логического элемента ТТЛ 
Программа работы 

Глава 4. Эмиттерно-связанная логика (ЭСЛ)

 
4.1. Базовая схема серий ЭСЛ 
Лабораторная работа. Исследование базовой схемы логического элемента ЭСЛ 
Программа работы 

Глава 5. Логические элементы на МДП-транзисторах

 
5.1. МДП-транзисторы 
5.1.1. Условное графическое изображение МДП-транзисторов 
5.2. Комплементарные ЛЭ на МДП-транзисторах 
5.2.1. О нагрузочной способности ЛЭ на КМДП-схемах 
5.2.2. Базовые схемы серий логики на КМДП-схемах 
Лабораторная работа. Исследование базовой схемы логического элемента на КМДП-транзисторах 
Программа работы 
ЧАСТЬ II. КОМБИНАЦИОННЫЕ И ПОСЛЕДОВАТЕЛЬНОСТНЫЕ ЛОГИЧЕСКИЕ УСТРОЙСТВА, ИХ ОПИСАНИЕ НА ЯЗЫКЕ VHDL. СРЕДСТВО ПРОЕКТИРОВАНИЯ ФИРМЫ ALTERA — MAX+PLUS II 

Глава 6. Комбинационные и последовательностные логические устройства

 
6.1. Проектирование КЛУ на примере разработки логической схемы комбинационного полусумматора 
6.1.1. Проектирование логической схемы комбинационного одноразрядного двоичного сумматора (См) 
6.2. Вентили. Вентильное проектирование 
6.3. Минимизация переключательных функций логических устройств 
Лабораторная работа. Система автоматизированного проектирования фирмы Альтера Max+Plus II. Схемы одноразрядных двоичных полусумматора и сумматора 
Цель работы 
Программа работы 

Глава 7. Переходные процессы в комбинационных логических устройствах

 
7.1. Статические и динамические риски 
7.2. Формирователи длительности импульсов 
7.3. Генераторы симметричных и несимметричных импульсов 
Лабораторная работа. Исследование появления рисков. Генераторы и формирователи импульсов 
Цель работы 
Программа работы 

Глава 8. Запоминающие элементы логических устройств

 
8.1. Описание функционирования ЗЭ ЛУ (спецификация простейшего ЗЭ ЛУ) 
8.2. Внутренняя структура ЗЭ 
8.2.1. RS-триггер на "ИЛИ-НЕ" 
8.2.2. RS-триггер на "И-НЕ" 
8.3. D-триггеры 
8.3.1. DV-триггер 
8.3.2. Двухтактный (двухфазный) D-триггер 
8.4. Начальные сведения об описании ЛУ на языке VHDL 
8.4.1. Синтезируемость кода на языке VHDL 
Лабораторная работа. Программирование на VHDL в среде Max+Plus II RS- и D-триггеров 
Цель работы 
Программа работы 

Глава 9. О необходимости тактирования схем ЦУ. Последовательные и параллельные регистры

 
9.1. Переключение RS-триггера на "ИЛИ-НЕ" во времени 
9.2. Системы синхронизации на примере работы регистров сдвига (последовательных регистров) 
9.2.1. Схема однотактного последовательного регистра 
9.2.2. Схема двухтактного последовательного регистра 
9.3. Параллельные регистры (регистры памяти) 
9.4. Универсальные (параллельные, последовательные и реверсивные) регистры 
Лабораторная работа. Исследование схем сдвигающего регистра, регистра памяти и универсального регистра 
Цель работы 
Программа работы 

Глава 10. Счетные элементы (СЭ) или элементы счетчиков

 
10.1. Описание функционирования двоичного СЭ (спецификация простейшего СЭ) 
10.2. Внутренняя структура СЭ 
10.2.1. Т-триггер с задержкой 
10.2.2. JK-триггер с задержкой 
10.2.3. Двухтактный Т-триггер 
10.3. RST-триггер 
10.4. Современные JK-триггеры 
10.5. Двоичные счетчики (делители) 
10.5.1. Схема выделения считаемых импульсов 
Лабораторная работа. Исследование схем Т- и JK-триггеров и схемы счетчика 
Цель работы 
Программа работы 
ЧАСТЬ III. ФУНКЦИОНАЛЬНЫЕ УСТРОЙСТВА ЦТ СРЕДНЕЙ ИНТЕГРАЦИИ, ИХ ОПИСАНИЕ НА ЯЗЫКЕ VHDL 

Глава 11. Дешифраторы (DC), особенности языка VHDL

 
11.1. Описание функционирования DC (спецификация простейшего DC) 
11.2. Проектирование DC 
11.3. Увеличение разрядности DC 
11.4. Получение произвольных логических функций (ЛФ) в СДНФ с использованием DC и ЛЭ "ИЛИ" 
11.5. Особенности языка VHDL 
Лабораторная работа. Исследование функционирования схем дешифраторов 
Цель работы 
Программа работы 

Глава 12. Шифраторы

 
12.1. Описание функционирования приоритетного шифратора (HPRI) 
12.2. Проектирование HPRI 
12.3. Увеличение разрядности HPRI 
12.4. Указатель наиболее приоритетного входа из всех тех, на которые пришли входные сигналы 
Лабораторная работа. Исследование функционирования схем шифраторов и указателей 
Цель работы 
Программа работы 

Глава 13. Мультиплексоры

 
13.1. Мультиплексоры (MUltipleXer — MUX) 
13.1.1. Описание функционирования мультиплексора (спецификация простейшего MUX) 
13.1.2. Проектирование MUX 
13.1.3. Увеличение разрядности MUX 
13.2. Демультиплексоры (DMX) 
13.2.1. Проектирование DMX 
13.3. Получение произвольных логических функций (ЛФ) с помощью MUX 
13.3.1. Первый вариант реализации произвольных ЛФ на MUX 
13.3.2. Второй вариант реализации произвольных ЛФ на MUX 
Лабораторная работа. Исследование функционирования схем мультиплексоров и демультиплексоров 
Цель работы 
Программа работы 

Глава 14. Компараторы (СМР)

 
14.1. Описание функционирования компаратора (СМР) (спецификация простейшего СМР) 
14.2. Проектирование СМР 
14.2.1. Реализация отношения "равенство" 
14.2.2. Реализация отношения "больше" 
Лабораторная работа. Исследование функционирования логической схемы компаратора для сравнения двухбитных слов 
Цель работы 
Программа работы 

Глава 15. Устройства недопущения, обнаружения и исправления ошибок

 
15.1. Схемы контроля по модулю 2 (схемы свертки по модулю 2) 
15.1.1. Проектирование схем контроля по модулю 2 
15.1.2. ИС КР1533ИП5 — схема контроля по модулю 2 
15.2. Схемы контроля, использующие мажоритарные элементы или элементы "голосования" (спецификация простейшего мажоритарного элемента) 
15.2.1. Проектирование мажоритарного элемента 
Лабораторная работа. Исследование функционирования схем контроля по модулю 2 и схемы мажоритарного элемента 
Цель работы 
Программа работы 

Глава 16. Кодер и декодер Хемминга

 
16.1. Код Хемминга 
16.1.1. Пример четырехразрядного кодирования Хемминга 
16.1.2. Пример четырехразрядного декодирования Хемминга 
16.2. Техническая реализация кодера и декодера Хемминга 
Лабораторная работа. Исследование функционирования логической схемы кодера и декодера Хемминга 
Цель работы 
Программа работы 

Глава 17. Многоразрядные сумматоры, арифметико-логические устройства (АЛУ) и умножители

 
17.1. Многоразрядные сумматоры 
17.1.1. Комбинационный сумматор параллельного действия 
17.1.2. Комбинационный сумматор последовательного действия 
17.1.3. Накапливающий сумматор параллельного действия 
17.1.4. Накапливающий сумматор последовательного действия 
17.1.5. Схемные методы ускорения распространения переноса в многоразрядных параллельных сумматорах 
17.2. Арифметико-логические устройства и блоки ускоренного переноса 
17.3. Умножители параллельного действия (матричные умножители) 
17.3.1. Увеличение разрядности матричных умножителей 
Лабораторная работа. Исследование работы сумматоров, арифметико-логических устройств и умножителей 
Цель работы 
Программа работы 

Глава 18. Схемы памяти

 
18.1. Иерархия ЗУ 
18.2. Функциональная классификация ЗУ 
18.3. Способы создания ЗУ 
18.3.1. Простейший вариант структуры ЗУ с адресацией или с ПВ (статических ОЗУ (SRAM), ROM ЗУ) 
18.3.2. Запоминающие элементы (ЗЭ) статической памяти (SRAM) 
18.3.3. Запоминающие элементы динамической памяти (DRAM) 
Лабораторная работа. Исследование функционирования схем памяти 
Цель работы 
Программа работы 

Глава 19. Структуры построения специальных схем памяти, RAM и ROM

 
19.1. Структура кэшированной (CACHE) памяти 
19.1.1. Структура полностью ассоциативной кэш-памяти 
19.2. Структура схем памяти с последовательной выборкой 
19.2.1. Структура циклических схем памяти (видеопамять) 
19.2.2. Структура схем памяти, аналогичных регистрам сдвига (буферы FIFO и LIFO) 
19.3. Структура схемы ROM на примере схемы ПЗУ 
19.3.1. Проектирование с помощью схем ПЗУ 
Лабораторная работа. Исследование функционирования схемы видеопамяти 
Цель работы 
Программа работы 

Глава 20. Классификация и этапы разработки специализированных БИС

 
20.1 Базовые кристаллы (БК) 
20.1.1. Конструкции БК 
20.1.2. Терминология БК 
20.2. Программируемые логические интегральные схемы (ПЛИС) 
20.2.1. Устройства на программируемых логических матрицах (ПЛМ) 
20.2.2. Устройства на программируемой матричной логике (ПМЛ) 
20.3. Классификация ПЛСБИС 
Лабораторная работа. Исследование функционирования схем регистров FIFO, LIFO и кэш-памяти 
Цель работы 
Программа работы 
ЧАСТЬ IV. ПОВЕДЕНЧЕСКИЕ И СТРУКТУРНЫЕ VHDL-МОДЕЛИ СЛОЖНЫХ ЦИФРОВЫХ УСТРОЙСТВ НА ПРИМЕРЕ VHDL-МОДЕЛЕЙ ПРОЦЕССОРА DP-32, ИХ ТЕСТИРОВАНИЕ 

Глава 21. Типы и уровни проектирования сложных цифровых устройств, концепции языка VHDL

 
21.1. Традиционные методы описания проектов 
21.2. Типы и уровни описания сложных проектов 
21.2.1. Области применения методов проектирования 
21.3. Основные концепции языка VHDL 
21.3.1. Тестирование 
21.3.2. Анализ 
21.3.3. Детализация 
21.3.4. Симуляция 
21.3.5. Синтез 
Лабораторная работа. Приобретение навыков работы с системой Active-CAD и знакомство с программой VHDL Test Bench на примере VHDL-проекта АЛУ 
Цель работы 
Задачи 
Программа работы 
Active VHDL 
АЛУ 
Создание проекта 
Симуляция с использованием механизма стимуляторов (stimulator) 
Отслеживание версий 
Генерация программы Test Bench 

Глава 22. Поведенческая VHDL-модель процессора DP32. Ко-симуляция

 
22.1. Описание команд процессора DP32 
22.1.1. Арифметические и логические команды DP32 
22.1.2. Команды "чтение из памяти" и "запись в память" DP32 
22.1.3. Команды "ветвления" DP32 
22.1.4. Описание пакетов VHDL-модели процессора DP32, коды команд 
22.2. Ко-симуляция и тестирование процессора DP32 
22.2.1. VHDL-модель теста 
22.2.2. Описание выполнения ко-симуляции на поведенческой модели DP32 
22.2.3. Конфигурация для VHDL-модели теста поведенческой модели DP32 
22.2.4. VHDL-модель генератора 
22.2.5. VHDL-модель памяти 
22.2.6. Описание тестовой программы процессора DP32 
22.2.7. Описание DP32 поведенческой моделью 
Лабораторная работа. Исследование с помощью системы Active-CAD поведенческой VHDL-модели процессора DP32. Ко-симуляция. Тестирование 
Цель работы 
Задачи 
Программа работы 

Глава 23. Архитектура и структурная VHDL-модель процессора DP32. Ко-симуляция

 
23.1. Архитектура процессора DP32 
23.2. Описание выполнения ко-симуляции на структурной модели DP32 
23.3. Конфигурация для VHDL-модели теста структурной модели DP32 
23.4. Структурная VHDL-модель процессора DP32 
23.4.1. Мультиплексор (MUX) 
23.4.2. Защелка (Transparent Latch) 
23.4.3. Буфер (Buffer) 
23.4.4. Защелкивающий буфер (Latching Buffer) 
23.4.5. Регистр РС (Счетчик команд) 
23.4.6. Регистры общего назначения (Register File — массив регистров) 
23.4.7. Компаратор (Condition Code Comparator) 
23.4.8. Защелка (Immed_signext) 
23.4.9. АЛУ 
Лабораторная работа. Исследование с помощью системы Active-CAD структурной VHDL-модели процессора DP32. Ко-симуляция. Тестирование 
Цель работы 
Задачи 
Программа работы 

Глава 24. Обнаружение и исправление ошибок VHDL-моделей цифровых устройств. VHDL-модели современных процессоров

 
24.1. Обнаружение и пути исправления ошибок VHDL-моделей процессора DP32 
24.1.1. Обнаружение и пути исправления ошибок в поведенческой VHDL-модели процессора DP32 
24.1.2. Обнаружение и пути исправления ошибок в структурной VHDL-модели процессора DP32 
24.1.3. Обнаружение и пути исправления ошибок в VHDL-модели памяти 
24.2. VHDL-модели современных процессоров 
24.2.1. Реализация проекта конвейера команд на основе поведенческой модели процессора DP32 
24.2.2. Реализация защищенного режима 
Лабораторная работа. Усовершенствование (развитие) VHDL-модели процессора DP32. Ко-симуляция. Тестирование 
Цель работы 
Программа работы 
ЧАСТЬ V. ЯЗЫК ПРОЕКТИРОВАНИЯ VERILOG HDL. ПРИМЕРЫ, ИНСТРУМЕНТАРИЙ 

Глава 25. Язык проектирования Verilog HDL

 
25.1. Структурное описание 
25.1.1. Модули (Modules) 
25.1.2. Макромодули (Macromodules) 
25.1.3. Объявление портов (Port Definition) 
25.1.4. Структура модуля 
25.2. Функциональное описание 
25.2.1. Последовательные операторы 
25.2.2. Объявление функций 
25.2.3. Описание функций и операторы языка Verilog HDL 
25.2.4. Использование оператора задачи task 
25.2.5. Оператор always 
Лабораторная работа. Исследование Verilog HDL-проектов импульсного фильтра, параллельного регистра и АЛУ с помощью системы VeriLogger Pro/ TestBencher Pro 
Цель работы 
Описание работы с системой (пакетом) VeriLogger Pro / Testbencher Pro 
Установка пакета 
О пакете VeriLogger Pro / Testbencher Pro 
Программа работы 

Глава 26. Verilog HDL-проекты импульсного фильтра и параллельного регистра

 
26.1. Импульсный фильтр (спецификация проекта) 
Текст Verilog HDL-проекта импульсного фильтра 
26.2. Параллельный регистр (спецификация проекта) 
Текст Verilog HDL-проекта параллельного регистра 
Лабораторная работа. Исследование Verilog-проектов импульсного фильтра, параллельного регистра и АЛУ с помощью системы QUARTUS II 
Цель работы 
Описание работы с системой (пакетом) QUARTUS II 
Установка пакета 
О пакете QUARTUS II 
Программа работы 

Глава 27. Verilog HDL-проект арифметико-логического устройства (спецификация проекта)

 
27.1. Текст Verilog HDL-проекта АЛУ 
Лабораторная работа. Исследование с помощью систем VeriLogger Pro/ TestBencher Pro и QUARTUS II Verilog-проекта, написанного по индивидуальному заданию 
Цель работы 
Примерные варианты индивидуальных заданий 
Программа работы 
ЧАСТЬ VI. СРЕДСТВА ПРОЕКТИРОВАНИЯ ФИРМЫ MENTOR GRAPHICS 

Глава 28. Редакторы системного и архитектурного уровней (HDL Designer). Примеры использования

 
28.1. Оболочка Design Browser 
28.2. Редактор Block Diagram 
28.3. Редактор State Diagram 
28.4. Редактор Flow Chart 
28.5. Редактор Truth Table 
Лабораторная работа. Знакомство с HDL-дизайнером на примере проекта "Таймер" 
Цель работы 
Спецификация проекта "Таймер" 
Программа работы 

Глава 29. Симулятор (Model Sim). Пример использования

 
29.1. Графический интерфейс пользователя Model Sim 
29.1.1. Окно Main window 
29.1.2. Окно Dataflow 
Лабораторная работа. Симуляция проекта "Таймер" и устройств ЦТ с помощью Model Sim 
Цель работы 
Программа работы 
Создание Test Bench 
Вызов симулятора Model Sim 

Глава 30. Синтез логических схем. Получение файлов для конфигурирования ПЛИС

 
30.1. Интерфейс системы Leonardo Spectrum. Элемент управления FlowTabs 
30.1.1. Загрузка библиотеки технологий (вкладка Technology) 
30.1.2. Чтение проекта (вкладка Input) 
30.1.3. Установки синхронизации (вкладка Constraints) 
30.1.4. Оптимизация проекта (вкладка Optimize) 
30.1.5. Сохранение полученных результатов 
30.2. Средство анализа схемы проекта Leonardo Insight 
Лабораторная работа. Синтез проектов "Таймер" и устройств ЦТ 
Цель работы 
Программа работы 
ЧАСТЬ VII. СРЕДСТВА ПРОЕКТИРОВАНИЯ ФИРМЫ ACTEL 

Глава 31. Libero IDE. Возможные методы проектирования

 
31.1. Инструменты Libero 
31.2. Управление проектом в Libero 
Лабораторная работа. Знакомство на примерах со средством проектирования Libero IDE фирмы Actel 
Цель работы 
Программа работы 
Шаг 1 — создание нового проекта 
Шаг 2 — выполнение симуляции перед синтезом 
Шаг 3 — синтез проекта в Synplify 
Шаг 4 — размещение и трассировка 
Шаг 5 — временная симуляция 

Глава 32. Стартовый комплект для начала работы с ПЛИС Actel

 
32.1. Макетная плата ProASICPLUS Evaluation Board 
32.1.1. Источник питания 
32.1.2. Контакты программатора 
32.1.3. Схема синхронизации 
32.1.4. Подключение светодиодов 
32.1.5. Подключение кнопок 
Лабораторная работа. Пример проекта для ProASICPLUS Evaluation Board 
Цель работы 
Спецификация представленного проекта 
Описание проекта блок-схемой 
Задания для самостоятельной работы 
Программа работы 

Глава 33. Описание программируемых логических ИС (ПЛИС) фирмы Actel

 
33.1. Семейство ProASICPLUS 
33.1.1. Характеристики микросхем серии ProASICPLUS 
33.2. Архитектура ProASICPLUS 
33.2.1. Ресурсы маршрутизации 
33.2.2. Ресурсы синхронизации 
32.2.3. Блоки ввода/вывода 
33.2.4. Управление таймером и его характеристики 
33.2.5. Защита проекта пользователя 
33.2.6. Встроенная память 
33.4. Семейство FPGA eX 
33.4.1. Технология Antifuse 
33.4.2. Описание семейства FPGA eX 
Лабораторная работа. Программирование проектов в ПЛИС фирмы Actel 
Цель работы 
Программа работы 
Описание программирования проектов в ПЛИС фирмы Actel 
ЧАСТЬ VIII. СРЕДСТВА ПРОЕКТИРОВАНИЯ ФИРМЫ ALTERA ДЛЯ ЦИФРОВЫХ УСТРОЙСТВ СРЕДНЕЙ ИНТЕГРАЦИИ 

Глава 34. Стартовый комплект для работы с ПЛИС Altera

 
34.1. Макетная плата UP2 Education Board 
34.1.1. Состав платы 
Лабораторная работа. Программирование и конфигурирование ПЛБИС в системе MAX+PLUS II фирмы Altera 
Цель работы 
Методические указания 
Программа работы 

Глава 35. Примеры проектирования и программирования в ПЛИС фирмы Altera

 
35.1. Пример реализации на ПЛИС фирмы Altera работы VGA-монитора 
35.1.1. VGA-синхронизация 
35.1.2. Использование ПЛИС для генерации видеосигнала VGA 
35.1.3. Работа VGA в текстовом режиме 
35.2. Пример реализации на ПЛИС фирмы Altera работы клавиатуры PS/2 
35.2.1. Протокол последовательной передачи данных PS/2 
35.3. Пример реализации на ПЛИС фирмы Altera работы мыши PS/2 
35.3.1. Модуль Mouse библиотеки UPcore 
Лабораторная работа. Конфигурирование предложенных проектов в ПЛБИС фирмы Altera 
Цель работы 
Программа работы 
Работа с монитором 
Работа с клавиатурой 
Работа с манипулятором "мышь" 
Задания на следующую лабораторную работу (самостоятельное выполнение индивидуального проекта) 

Глава 36. Описание ПЛИС FLEX 10K фирмы Altera

 
36.1. Общая характеристика семейства FLEX 10K 
36.1.1. Основные компоненты структуры FLEX 10K 
36.2. Конфигурирование и реконфигурирование ПЛИС семейства FLEX 10K 
Лабораторная работа. Программирование (конфигурирование) индивидуального проекта в ПЛБИС фирмы Altera 
Цель работы 
Программа работы 
ЧАСТЬ IX. СРЕДСТВА ПРОЕКТИРОВАНИЯ ФИРМЫ ALTERA ДЛЯ ЦИФРОВЫХ УСТРОЙСТВ БОЛЬШОЙ ИНТЕГРАЦИИ 

Глава 37. Описание программируемых логических больших ИС (ПЛБИС) APEX фирмы Altera

 
37.1. Архитектура ПЛБИС семейства АРЕХ20К 
Лабораторная работа. Создание модели процессора Nios в среде QUARTUS 
Цель работы 
Программа работы 

Глава 38. Excalibur — набор разработчика фирмы Altera

 
38.1. Описание отладочной платы 
38.1.1. Цепь JTAG 
38.1.2. Контроллер конфигурации 
38.1.3. Перемычка JP2 
38.1.4. Кнопка SW2: Reset 
38.1.5. Кнопка SW3: Clear 
38.1.6. Источник питания 
Лабораторная работа. Конфигурирование на ПЛСБИС APEX проекта, содержащего процессор Nios, и программирование процессора 
Цель работы 
Программа работы 
Конфигурирование проекта 
Выполнение пользовательских программ 
Пример запуска пользовательской программы 

Глава 39. Встраиваемый процессор Nios

 
39.1. Архитектура процессора Nios 
39.1.1. Регистровый файл 
39.1.2. Арифметико-логическое устройство 
39.1.3. Контроллеры 
39.1.4. Память и организация ввода/вывода 
39.1.5. Шины данных и команд 
39.1.6. Кэш-память 
39.2. Шина Avalon 
Лабораторная работа. Создание индивидуальных программ для процессора Nios. Тестирование их на макетной плате 
Программа работы 
ПРИЛОЖЕНИЯ 
Приложение 1. Основные элементы языка VHDL 
Алфавит языка 
Комментарии 
Числа 
Символы 
Строки 
Типы данных 
Простые типы 
Сложные типы 
Основные элементы VHDL 
Синтаксис 
Характеристика объектов VHDL 
Атрибуты 
Компоненты 
Операторы и выражения 
Описание на VHDL объектов проекта: интерфейс, тело объекта и конфигурация 
Описание задержек сигналов 
Описание пакета в VHDL 
Приложение 2. Операции языка Verilog HDL и примеры их применения 
Основные операции Verilog HDL 
Примеры применения операций Verilog HDL 
Арифметические операции 
Операции отношений 
Операции совпадения, равенства 
Операция сравнения (Handling Comparisons to X or Z) 
Логические операции 
Поразрядные операции 
Операции сведения вектора к элементу поразрядными операциями 
Операции сдвига 
Операции условия 
Операция конкатенации 
Литература 
Предметный указатель

 



Товар был добавлен в наш каталог 11 April 2009 г.
box_bg_r.gif.
Отзывы Количество:
Поиск
Введите слово для поиска. Расширенный поиск
Вход
E-Mail:
Пароль:
Регистрация
Отложенные товары Перейти
Нет отложенных товаров.
Отзывы Перейти
Написать отзывНапишите Ваше мнение о товаре!
Издатель
BHV-СПб
Другие товары данного издателя
Рассказать другу
 

Сообщите своим друзьям и близким о нашем магазине
Уведомления Перейти
УведомленияСообщите мне о новинках и Учебное пособие. Схемотехника и средства проектирования цифровых устройств. Амосов В.В.
Реклама
Скидки   |   Расширенный поиск   |   Свяжитесь с нами   |   Регистрация   |   Мои данные
Copyright © 2009 ga-zon.com
Материалы, представленные на сайте, не могут быть использованы без письменного разрешения администрации сайта
  bigmir)net TOP 100